Question

模拟器中信号Q_VLD1和Q_VLD2的不同延迟原因是什么？ Result of simulation.是否是模拟器的预期行为？

我使用Xilinx Isim。它有代码和测试平台：

entity assign_test is
    port(CLK   : in  STD_LOGIC;
         D_VLD : in  STD_LOGIC;
         Q_VLD1 : out STD_LOGIC;
         Q_VLD2 : out STD_LOGIC
    );
end assign_test;

architecture Behavioral of assign_test is
    signal D_VLD_i : std_logic;
    signal d_vld_dly1 : std_logic;
    signal d_vld_dly2 : std_logic;
begin
    D_VLD_i <= D_VLD;

    process (clk) is
    begin
        if rising_edge(clk) then
            d_vld_dly1 <= D_VLD;
            d_vld_dly2 <= D_VLD_i;
        end if;
    end process ;

    Q_VLD1 <= d_vld_dly1;
    Q_VLD2 <= d_vld_dly2;
end Behavioral;


ENTITY tb_assign_test IS
END tb_assign_test;
ARCHITECTURE behavior OF tb_assign_test IS 

    COMPONENT assign_test
    PORT(
         CLK : IN  std_logic;
         D_VLD : IN  std_logic;
         Q_VLD1 : OUT  std_logic;
         Q_VLD2 : OUT  std_logic
        );
    END COMPONENT;

   --Inputs
   signal CLK : std_logic := '0';
   signal D_VLD : std_logic := '0';
    --Outputs
   signal Q_VLD1 : std_logic;
   signal Q_VLD2 : std_logic;
   constant CLK_period : time := 10 ns;

BEGIN 
   uut: assign_test PORT MAP (
          CLK => CLK,
          D_VLD => D_VLD,
          Q_VLD1 => Q_VLD1,
          Q_VLD2 => Q_VLD2
        );

   CLK_process :process
   begin
        CLK <= '0';
        wait for CLK_period/2;
        CLK <= '1';
        wait for CLK_period/2;
   end process;

   stim_proc: process
   begin        
      wait for 100 ns;  
      wait for 5 ns;    
      wait for CLK_period*10;
      D_VLD <= '1';
      wait for CLK_period*3;
      D_VLD <= '0';
      wait;
   end process;
END;

Answer 1

因此，如果您查看assign_test模块中的内部信号，仅基于模拟时间，它可能如下图所示（d_vld_dly*在分配给Q_VLD*之前）。

但这个数字有误导性，因为那个数字没有显示VHDL concept of delta delay。如果波形扩展为显示增量延迟（在本例中使用ModelSim），则如下所示。

因此，这表明D_VLD_i <= D_VLD;中的assign_test实际上会延迟D_VLD_i delta延迟，从而在下一个时钟上升沿之前的时钟中看不到新值。

出现这个问题的原因是，测试平台不会生成输入数据作为时钟的原因，这会使数据在时钟之后产生一个delta延迟，但是独立且相同模拟时间和与时钟相同的delta延迟。

如果等待时钟从以下位置更改，则可以更新测试平台以生成数据作为时钟的原因：

wait for CLK_period*10;

为：

for i in 1 to 10 loop
  wait until rising_edge(CLK);
end loop;

然后将波形显示为：

因此，基于此，良好的测试平台设计规则是以与在合成模块中生成数据相同的方式生成刺激，因此来自测试平台的刺激就像模块之间的数据一样，以便获得预期和可靠和测试台行为。

简单的VHDL电路的意外行为

1 个答案: