我正在使用Xilinx，尤其是Spartan6家族。我正在尝试流水线操作。我已经成功实现了一个3级流水线和一个4级流水线。我注意到有一种趋势，即LUT切片数量减少，寄存器切片数量增加，最小时钟周期减少。现在我理解为什么时钟周期减少了，但我不明白 LUT切片的减少和寄存器切片的增加。有人可以向我解释一下吗？
答案 0 :(得分：-2)
非常确定您正在对计算机体系结构报告进行最后一分钟的工作。此链接应该可以帮助您解释LUT切片的减少。 http://www.fpgarelated.com/showthread/comp.arch.fpga/55104-1.php