Question

我有一项任务要求创建标题中描述的模块。我需要添加，减去，和，和XOR两个输入并设置必要的标志。赋值不是100％清楚，但我假设溢出标志将使其他所有内容无效，所以我不需要担心任何超过32位结果的内容。我的问题是零和溢出标志，无论我尝试什么，它似乎永远不会被设置。我已经把我在网上发现的一些方法放在一起，但是我不确定这些方法是错误的还是我编码错了。一切都编译并运行，但无论我使用什么输入，我的标志都不会设置。我只参加了一个Verilog课程并且不记得很多限制，所以任何帮助都会受到赞赏。

module alu(clk, rst, CTRL, A, B, Overflow, Z_flag, Negative, d_out);

input wire clk , rst;
input wire [1:0] CTRL;
input wire signed [31:0] A, B;

output wire Negative;
output reg Z_flag;
output reg [1:0] Overflow;
output wire [31:0] d_out;
reg signed [32+32:0] Result;

assign Negative = Result[31]; // Negative Flag
assign d_out [31:0] = Result [31:0];

always@(posedge clk) 
begin
    if(!rst) 
    begin
        if(rst)
        begin
        Result [31:0] <= 0;
        end

        case(CTRL)      
        2'b00: 
        begin
            Result [32:0] <= {A[31], A [31:0]} + {B[31], B [31:0]}; // Add A + B
                 if(Result [32:31] == (2'b11 | 2'b10)) Overflow <= 1'b1;
            else Overflow <= 1'b0;
        end

        2'b01: 
        begin
            Result [32:0] <= {A[31], A [31:0]} - {B[31], B [31:0]}; // Subtract A - B
                 if((Result[32+32]) && (~Result [32+31:31] != 0)) Overflow <= 1'b1;
            else if ((~Result[32+32]) && (Result [32+31:31] != 0)) Overflow <= 1'b1;
                 else Overflow <= 1'b0;
        end

        2'b10: 
        begin
            Result [31:0] <= A [31:0] & B [31:0]; // Bitwise AND
        end

        2'b11:
        begin
            Result [31:0] <= A [31:0] ^ B [31:0]; // Bitwise XOR
        end
        endcase

        if (Result == "32h'00000000") Z_flag <= 1'b1; // Zero detection
        else Z_flag <= 1'b0;
    end
end

这是我的测试平台：

module ALU_stimulus;


   reg clk;
   reg rst;
   reg [1:0] CTRL;
   reg [31:0] A;
   reg [31:0] B;


   wire Overflow;
   wire Z_flag;
   wire Negative;
   wire [31:0] d_out;


   alu uut (
       .clk(clk),
       .rst(rst),
       .CTRL(CTRL),
       .A(A),
       .B(B),
       .Overflow(Overflow),
       .Z_flag(Z_flag),
       .Negative(Negative),
       .d_out(d_out)
   );

   initial begin

   clk = 0;
   rst = 0;
   CTRL = 0;
   A = 0;
   B = 0;


   #100;
   clk=1'b1;
   A=32'h00000000;
   B=32'h00000000;
   rst=1'b0;
   CTRL=2'b00;
   #100;
   clk=1'b0;
   #100 $stop;

   end

endmodule

Answer 1

为了便于举例，考虑带有1位符号扩展的4位值。

1 + 1 = 2;没有溢出

0 0001; //1
0 0001; //1
0 0010; //2

7 + 7 = 14;最大4位值的溢出为7

0 0111; //1
0 0111; //1
0 1110; //-2

-1 + -1 = -2;没有下溢

1 1111 //-1
1 1111 //-1
1 1110 //-2

-8 + -8 = -16下溢最小值为-8

1 1000 //-8
1 1000 //-8
1 0000 // 0

查看MSB（符号扩展和MSB），我们可以看到：

00 => normal
01 => Overflow
10 => Underflow
11 => normal

具有溢出，标志和零标志的Verilog 32位ALU

1 个答案: