Verilog中的SystemVerilog typedef等价物

Question

我在Verilog中可以使用的任何构造都等于SystemVerilog的typedef吗？

我知道在SV中我可以为类型定义创建自己的名称，并在构建复杂的数组定义时使用它。我知道Verilog标准中不存在typedef（即Verilog-1995）。但有可能以某种方式绕过它吗？

Answer 1

目前支持Verilog的所有当前工具几乎都支持SystemVerilog中的 typedef 构造。我会花时间弄清楚如何转移到SystemVerilog，而不是试图解决Verilog中缺少它的问题。你可以在Verilog中使用的最接近的东西是`define 语句。

Answer 2

SystemVerilog具有用户定义的数据类型，而Verilog则没有。