＆＃39;这＆＃39; SystemVerilog接口

Question

SystemVerilog 接口的this是否有等效的构造？

我想要做的是绑定某个DUT块内的接口，然后使用UVM配置DB作为虚拟接口传递它：

bind some_block some_interface(...);

interface some_interface(...);
  initial
    `uvm_config_db #(virtual some_interface)::set(null, "some.path", "vif", this);
endinterface

我已经采用的解决方法是定义一个实例化接口的包装器模块，然后设置配置数据库：

module some_interface_wrapper(...);
  some_interface some_if(...);

  initial
    `uvm_config_db #(virtual some_interface)::set(null, "some.path", "vif", some_if);
endmodule

我不喜欢这种方法，我必须两次定义白盒信号，一次在界面中，一次在包装模块中。

有更清洁的方法吗？

Answer 1

有一个AngularJS- Login and Authentication in each route and controller使用向上引用来代替这个，但还没有最终确定。