SystemVerilog在接口定义内定义接口

Question

可以在接口定义本身内部定义接口吗？即使我认为这个问题的明显答案是“否”，我仍然看到使用不同工具的行为模棱两可。

例如

interface int1 ();
   interface int2();
     typedef struct { bit a;
                       } t1;
   endinterface : int2
int2 i0();
endinterface : int1

在这种情况下，我可以从子模块中分层引用int2吗？

例如

module sub ();
  int1 i1();
  i1.i0.t1 temp_var;
  ..
endmodule 

在LRM中，我看不到/发现此用法是非法/合法的。 有人可以照亮吗？

感谢您的帮助。