Question

我的VHDL代码功能正确，在ModelSim中，每件事都可以。我测试了很多变化，代码功能正确。

但是当我把它放在Altera板上时，它在7段显示器上显示“3”，但它应显示“0”。如果我将RESET设置为“1”，它将完全断开并在顶部段中仅显示一行。我的输入X，CLK，RESET连接到开关。 LOAD连接到一个按钮，DIGIT连接到7段显示器。

当我切换CLK开关时，它应该有一个时钟信号。

这是我的完整代码：

LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_unsigned.all;

ENTITY seqdec IS
PORT    (   X:          IN      std_logic_vector(15 DOWNTO 0);
            CLK:        IN      std_logic;
            RESET:  IN      std_logic;
            LOAD:       IN      std_logic;
            DIGIT:  OUT std_logic_vector(6 DOWNTO 0) := "1111110";
            Y:          OUT std_logic);
END seqdec;

ARCHITECTURE SEQ OF seqdec IS
TYPE        statetype IS (s0, s1, s2, s3, s4);
SIGNAL  state: statetype:=s0;
SIGNAL  next_state: statetype;
SIGNAL  counter: std_logic_vector(2 DOWNTO 0) :="000" ;
SIGNAL  temp:   std_logic_vector(15 DOWNTO 0):= (OTHERS => '0');
SIGNAL  so:     std_logic := 'U';

-------------------Aktualisierung des Zustandes--------------------------------
    BEGIN
    STATE_AKT: PROCESS (CLK, RESET)
        BEGIN   
            IF RESET = '1' THEN     
                state <= s0;
            ELSIF CLK = '1' AND CLK'event THEN
                state <= next_state ;
            END IF;
        END PROCESS STATE_AKT;

---------------------Counter---------------------------------------------------
    COUNT:  PROCESS (state, RESET)
        BEGIN   
            IF (RESET = '1') THEN   
                counter <= (OTHERS => '0');
            ELSIF (state = s4) THEN
                counter <= counter + '1';
            END IF;
    END PROCESS COUNT;

-------------------PiSo für die Eingabe des zu Prüfenden Vektors---------------
    PISO:       PROCESS (CLK, LOAD, X)
        BEGIN
            IF (LOAD = '1') THEN
                temp(15 DOWNTO 0) <= X(15 DOWNTO 0);
            ELSIF (CLK'event and CLK='1') THEN
                so <= temp(15);
                temp(15 DOWNTO 1) <= temp(14 DOWNTO 0);
                temp(0) <= '0';
            END IF;
        END PROCESS PISO;

-------------------Zustandsabfrage und Berechnung------------------------------
    STATE_CAL: PROCESS (so,state)
        BEGIN

            next_state <= state;
            Y <= '0';

            CASE state IS
                WHEN s0 =>  
                    IF so = '1' THEN 
                        next_state <= s0  ;
                    END IF;

                WHEN s1 =>  
                    IF so = '1' THEN 
                        next_state <= s1;
                    END IF;

                WHEN s2 =>  
                    IF so = '0' THEN 
                        next_state <= s3 ;
                    END IF;

                WHEN s3 =>  
                    IF so = '0' THEN 
                        next_state <= s0 ;
                    ELSE
                        next_state <= s4 ;
                    END IF;

                WHEN s4 =>  
                    Y <= '1';
                    IF so = '0' THEN 
                        next_state <= s0;
                    ELSE
                        next_state <= s2 ;
                    END IF;

                WHEN OTHERS => NULL;
            END CASE;
        END PROCESS STATE_CAL;

-------------------7 Segment---------------------------------------------------
    SEVEN_SEG: PROCESS (counter)
        BEGIN
            CASE counter IS
                WHEN "000" => DIGIT <= "1111110";
                WHEN "001" => DIGIT <= "0110000";
                WHEN "010" => DIGIT <= "1101101";
                WHEN "011" => DIGIT <= "1111001";
                WHEN "100" => DIGIT <= "0110011";
                WHEN "101" => DIGIT <= "1011011";
                WHEN OTHERS => NULL;
            END CASE;
        END PROCESS SEVEN_SEG;


END SEQ;

我对VHDL很陌生，我很确定它会对时间做些什么，因为功能部分应该没问题，正如已经说过的那样。

希望得到一些提示，技巧甚至解决方案。

编辑：没有LOAD的新代码，这是一个有效的想法吗？（尽管整个代码不在FPGA上工作......）

LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_unsigned.all;

ENTITY seqdec IS
PORT    (   X:          IN      std_logic_vector(15 DOWNTO 0);
            CLK:        IN      std_logic;
            RESET:  IN      std_logic;
            LOAD:       IN      std_logic;
            DIGIT:  OUT std_logic_vector(0 TO 6) := "0000001";
            Y:          OUT std_logic);
END seqdec;

ARCHITECTURE SEQ OF seqdec IS
TYPE        statetype IS (s0, s1, s2, s3, s4);
SIGNAL  state: statetype:=s0;
SIGNAL  next_state: statetype;
SIGNAL  counter: std_logic_vector(2 DOWNTO 0) :="000" ;
SIGNAL  temp:   std_logic_vector(15 DOWNTO 0):= (OTHERS => '0');
SIGNAL  so:     std_logic := 'U';

-------------------Aktualisierung des Zustandes--------------------------------
    BEGIN
    STATE_AKT: PROCESS (CLK, RESET)
        BEGIN   
            IF RESET = '1' THEN     
                state <= s0;
            ELSIF CLK = '1' AND CLK'event THEN
                state <= next_state ;
            END IF;
        END PROCESS STATE_AKT;

---------------------Counter---------------------------------------------------
    COUNT:  PROCESS (state, RESET)
        BEGIN   
            IF (RESET = '1') THEN   
                counter <= (OTHERS => '0');
            ELSIF (state = s4) THEN
                counter <= counter + '1'; 
            END IF;
    END PROCESS COUNT;

-------------------PiSo für die Eingabe des zu Prüfenden Vektors---------------
    PISO:       PROCESS (CLK, LOAD, X)
        BEGIN
            IF (CLK'event and CLK='1') THEN 
                IF (LOAD = '1') THEN 
                    temp(15 DOWNTO 0) <= X(15 DOWNTO 0);
                ELSE
                    so <= temp(15);
                    temp(15 DOWNTO 1) <= temp(14 DOWNTO 0);
                    temp(0) <= '0';
                END IF;
            END IF;
        END PROCESS PISO;

-------------------Zustandsabfrage und Berechnung------------------------------
    STATE_CAL: PROCESS (so,state)
        BEGIN

            next_state <= state;
            Y <= '0';

            CASE state IS
                WHEN s0 =>  
                    IF so = '1' THEN 
                        next_state <= s1  ;
                    END IF;

                WHEN s1 =>  
                    IF so = '1' THEN 
                        next_state <= s2;
                    END IF;

                WHEN s2 =>  
                    IF so = '0' THEN 
                        next_state <= s3 ;
                    END IF;

                WHEN s3 =>  
                    IF so = '0' THEN 
                        next_state <= s0 ;
                    ELSE
                        next_state <= s4 ;
                    END IF;

                WHEN s4 =>  
                    Y <= '1';
                    IF so = '0' THEN 
                        next_state <= s0;
                    ELSE
                        next_state <= s2 ;
                    END IF;

                WHEN OTHERS => NULL;
            END CASE;
        END PROCESS STATE_CAL;

-------------------7 Segment---------------------------------------------------
    SEVEN_SEG: PROCESS (counter)
        BEGIN
            CASE counter IS
                WHEN "000" => DIGIT <= "0000001";
                WHEN "001" => DIGIT <= "1001111";
                WHEN "010" => DIGIT <= "0010010";
                WHEN "011" => DIGIT <= "0000110";
                WHEN "100" => DIGIT <= "1001100";
                WHEN "101" => DIGIT <= "0100100";
                WHEN OTHERS => DIGIT <= "0000001";
            END CASE;
        END PROCESS SEVEN_SEG;


END SEQ;

编辑：这是我的版本。无论我做什么，它仍会显示“0”。

我认为它与COUNT和计数器有关。
我是否应该将其视为同步？
数字和无符号真的是一个大问题吗？我们在大学那样做了。
当我把LOAD放到滑动开关上时它会工作吗???

祝你好运阿德里安

Answer 1

您的代码有几个问题。顺便说一句。运行模拟并不意味着您的设计是正确的，因为您可以模拟无法在硬件中实现的操作。

以下是问题列表：

您不能将开关按钮用作时钟信号。按钮不是时钟源！您要么实施信号清除电路（至少是去抖电路，需要另一个时钟），要么使用clk信号作为启用。
此外，如果连接到外部开关按钮或切换按钮，您的每个信号都需要一个去抖电路，除非您的测试板有去抖按钮......
您的状态机具有初始状态（没关系），但您必须将状态分配给state而不是next_state。
您的代码使用std_logic_unsigned，这已过时。您应该使用numeric_std和类型unsigned作为counter信号。
您的代码是否为COUT添加了一个额外的注册表？
您的PISO进程使用异步LOAD信号，硬件不支持此信号（假设FPGA为目标设备）。
根据您的综合工具，它可能无法识别FSM，因为您的案例陈述不符合FSM的模式。
看到固定的输出模式可能是由FSM故障引起的。如果您的合成器识别出FSM，您可以转到状态图并识别假边缘或错误的终端状态。

更多...

您的7段解码器是一个组合过程。它无法重置。
此外，此过程对CLK不敏感，只对counter敏感。这导致模拟和硬件之间的不匹配。（综合忽略敏感性列表）

如果您解决了这个问题，您的模拟应该有另一种行为，如果修复了，则可以作为您的硬件：）。

FSM

STATE_CAL : process(state, so)
begin
  -- Standardzuweisungen
  next_state  <= state;  -- Bleib im Zustand falls in CASE nichts abweichendes bestimmt wird
  Y <= '0';

  -- Zustandswechsel
  CASE state IS
    WHEN s0 =>
      IF (so = '1' THEN 
        next_state <= s1;
      END IF;

     WHEN s1 =>
       IF (so = '1') THEN
         next_state <= s2;
       END IF;

     WHEN s2 =>
       IF (so = '0') THEN
         next_state <= s3;
       END IF;

     WHEN s3 =>
       IF (so = '0') THEN
         next_state <= s0;
       else
         next_state <= s4;
       END IF;

     WHEN s4 =>
       Y <= '1'; -- Moore-Ausgabe
       IF (so = '0') THEN
         next_state <= s0;
       else
         next_state <= s2;
       END IF;

  END CASE;
END PROCESS;

Answer 2

Paebbels已经描述了很多代码问题。请检查综合工具的警告。它们通常指示合成器实际输出的逻辑与您在VHDL中描述的不同。

我怀疑你又犯了两个与VHDL没有直接关系的错误：

您的7段显示控制线似乎处于低效状态，因为当您按RESET时，您只能看到一个活动段。这与您在此案例中指定的向量"1111110"中的唯一零匹配（通过将counter重置为"000"）。
但即使在这种情况下，enlighted片段应位于中间而不是顶部。因此，您的引脚分配似乎顺序相反。

VHDL代码适用于ModelSim，但不适用于FPGA

2 个答案: