在verilog中生成二进制组合计数器?

时间:2016-01-25 03:08:52

标签: binary combinations

大家好> 任何人都可以帮我生成组合计数器吗? 我正在寻找的输出如下: 0001 0010 0100 1000 0011 0101 1001 0110 ..... 1111

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