如果我不能将数字从数字中取出,那么如果我不能将它除以10就可以了,但事情是我正在研究verilog HDL有什么方法可以得到它吗?
下面我的原始代码将数字除以10
`timescale 1ns / 1ps
`default_nettype none
module divisorDe10(//16 digitos
input wire [31:0]suma_total,
input wire en,
output wire[3:0] digito
);
reg [3:0]digit;
reg [31:0]num;
reg [31:0]resul;
always @(*) begin
num=suma_total;
while(num!=0)begin
resul=num/10;
digit=num-resul*10;
if(en)begin
num=resul;
end
end
end
assign digito=digit;
endmodule
这就是错误:
line 16: Operator / is only supported when the second operand is a power of 2.