声明在VHDL中具有可变大小的std_logic_vector

Question

在使用vhdl语言的结构描述中，我想要对具有可变大小的std_logic_vector进行decalare。此大小由相同结构中的另一个组件决定。我该怎么办？

Answer 1

创建package，constant分配到所需的长度，并在constant和component上声明端口长度时使用此std_logic_vector在结构代码中。这样长度就会自动匹配。

Answer 2

我会使用generic。通用参数在实体声明之外指定。模拟器和合成器也很好地支持它们。