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我收到以下错误

保留所有权利本程序是专有且保密的   Synopsys Inc.的信息，仅可用作和公开   在控制此类使用和披露的许可协议中授权。

警告：产品vcscompiler_Net（723）的许可证将在其中过期   26天，2015年12月31日。如果您想暂时禁用   此消息，将vcs LIC EXPIRE WARNING环境变量设置为   您希望此消息到期前的天数   开始（最小值为0）。解析设计文件＆＃39; ../ src / divi .v＆＃39;   错误 - [SE]语法错误＆＃34;以下verilog源语法错误

... / src / divi .v＆＃34;，12：令牌是＆＃39; bit＆＃39; reg [4：0]位;

系统verilog关键字＆＃39; bit＆＃39;不应在此使用   上下文。 1错误CPU时间：.143秒编译eng-sv   R-0：/类/ LINUX / avicente / ASIC_Design /工作＆GT;

module streamlined_divider(quotient,remainder,ready,dividend,divider,start,clk);


input [15:0]  dividend,divider;
   input         start, clk;
   output [15:0] quotient,remainder;
   output        ready;

   reg [15:0]    quotient;
   reg [31:0]    dividend_copy, divider_copy, diff;
   wire [15:0]   remainder = dividend_copy[15:0];

   reg [4:0]     bit;
   wire          ready = !bit;

   initial bit = 0;

   always @( posedge clk )

     if ( ready && start ) begin

        bit = 16;
        quotient = 0;
        dividend_copy = {16'd0,dividend};
        divider_copy = {1'b0,divider,15'd0};

     end else begin

        diff = dividend_copy - divider_copy;
        quotient = { quotient[14:0], ~diff[31] };
        divider_copy = { 1'b0, divider_copy[31:1] };
        if ( !diff[31] ) dividend_copy = diff;
        bit = bit - 1;

     end

endmodule

module l07_test_div();
   wire [15:0] quot, rem;
   reg [15:0]  shadow_quot, shadow_rem;
   reg [15:0]  a, b;
   integer    i;
   parameter  num_tests = 1000;

   reg        clk;
   initial clk = 0;
   always #1 clk = ~clk;

   reg        start;
   wire       ready;

   wire [15:0] infinity;
   assign     infinity = 16'hffff;

   // simple_divider div(quot,rem,ready,a,b,start,clk);
   streamlined_divider div(quot,rem,ready,a,b,start,clk);

   initial begin

      # 0.5;

      while ( !ready ) #1;

      for (i=0; i<num_tests; i=i+1) begin:A

         integer shadow_quot, shadow_rem;

         a = $random;
         b = i & 1 ? $random : $random & 3;
         start = 1;

         while ( ready ) #1;

         start = 0;

         while ( !ready ) #1;

         shadow_quot = b ? a / b : infinity;
         shadow_rem  = b ? a % b : a;

         #1;
         if ( quot != shadow_quot || rem != shadow_rem ) begin
            $display("Wrong quot: %h / %h  =  %h r %h  !=  %h r %h (correct)",
                     a, b, quot, rem, shadow_quot, shadow_rem);
            $stop;
         end
      end

      $display("Tried %d divide tests",num_tests);
      $stop;
   end

endmodule'

需要帮助解决错误

Answer 1

字符串bit不能用作信号名称，因为它是关键字。请参阅IEEE Std 1800-2012部分＆＃34; 6.8变量声明＆＃34;。它于2005年被添加到该语言中。

您应该将bit更改为my_bit（或对您的设计有意义的内容）。

用verilog划分测试

1 个答案: