如何在模块“除法”的实例中修复“除法附近的语法错误”

时间:2019-05-03 00:40:26

标签: verilog

我编写了一个名为“除法”的模块,并尝试实例化该模块,但除法始终存在语法错误

我检查了参数的类型,但没有出错,所以如何解决此问题。

module print_fre
(
input [31:0]frequency,
output reg [2:0]led
);
reg[31:0]shang;
reg[31:0]yushu;
wire[31:0]a='b1000000;

always@(frequency)
begin
if(frequency>'b11110100001001000000)
    begin
    led[2] =1;
    division d1(frequency, a, shang, yushu);
    end 

以下是模块“部门”

module division
(
input[31:0] a, 
input[31:0] b, 
output reg [31:0] shang,
output reg [31:0] yushu
);

0 个答案:

没有答案