我的设计使用Xilinx FPGA。
综合报告显示以下结果：
Timing Summary:
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Speed Grade: -3
Minimum period: No path found
Minimum input arrival time before clock: 1.903ns
Maximum output required time after clock: 150.906ns
Maximum combinational path delay: 97.819ns
我不知道是否应该使用150.906 ns或97.819 ns来计算。
什么是最大时钟延迟？
答案 0 :(得分：2)
我没有听说过“通过”这个词。关于电路时序之前的任何时间，但也许我的解释会给你正确的提示。
首先，最大时钟延迟可以在放置和放置之后的静态时序报告中找到。路线。但是，这个数字大多没有意义，因为还必须考虑任何输入或任何输出的最大数据延迟。结果已由综合报告提供。请注意，此报告仅提供估算结果。实际结果仅可从静态时序报告中获得。
如果您寻找最大时钟频率（最小时钟周期的倒数），那么您的综合报告指出，您的设计不包括从同一时钟驱动的从一个FF到另一个FF的路径（＆＃34;最短期限：未找到路径＆＃34;）。
如果要与PCB上的其他IC同步通信，则其他3个数字相关。例如，行＆＃34;时钟后的最大输出所需时间＆＃34;声明，所有输出信号在时钟信号在输入引脚上切换后151 ns有效（根据您的设计，上升沿或下降沿）。如果任何此输出驱动另一个IC的输入，并且如果该IC由相同的时钟源驱动，则必须添加＆＃34;最小输入到达时间＆＃34;第二个IC（见数据表）。如果此时间为49 ns，则共享时钟的最小周期为（您的）151 ns + 49 ns = 200 ns，即5 MHz。
同样适用于＃34;时钟前的最小输入到达时间＆＃34;您的FPGA设计必须添加到＆＃34;最大输出所需时间＆＃34;驱动IC。如果此时间为例如31 ns，则共享时钟的最小周期为31 ns +（您的）2 ns = 33 ns，即30 MHz。
以同样的方式，＆＃34;最大组合路径延迟＆＃34;必须添加到＆＃34;最大输出所需时间＆＃34;驱动输入的IC加上＆＃34;最小输入到达时间＆＃34;您的FPGA正在驱动的IC。鉴于上面的相同示例数字，那么共享时钟的最小周期为31 ns +（您的）98 ns + 49 ns = 178 ns，即5.6 MHz。
更详细信息在Xilinx Timing Constraint User Guide中说明。上面，我解释了系统同步模式。
在Vivado Design Suite User Guide - Using Constraints中给出了Xilinx Vivado的更紧凑的表示。
早些时候还有this presentation在互联网上提供，但我还没有找到源PDF。