我一直在查看Microsemi的文献，我没有看到这个问题的明确答案。在FPGA上电时，是否可以将Microsemi结构中的寄存器设置为非零初始条件？
这是我能找到的：
当VersaTile用作启用D触发器时，SET / CLR为 由第四个输入支持。 SET / CLR信号只能路由到 这是VersaNet（全球）网络的第四个输入。但是，如果，在 在用户的设计中，SET / CLR信号不会通过VersaNet进行路由 网络，将给出编译警告消息，以及预期的 逻辑函数将由两个VersaTiles实现，而不是一个。
这是否仍然意味着我需要路由一条重置线来设置触发器？我知道在Xilinx，Altera和Lattice等基于LUT的FPGA上，可以在加载比特流时初始化寄存器，而无需设置/复位脉冲。这是我经常使用的一个方便的功能，我想知道Microsemi是否支持它。