信号初始化VHDL

时间:2018-05-13 20:19:40

标签: vhdl active-hdl

我有一个拥有此

的实体
TEMPERATURE: in STD_LOGIC_VECTOR(7 downto 0);

作为输入之一,我需要一个初始值为TEMPERATURE的信号。 在实体架构中,我宣布了信号

signal temp:STD_LOGIC_VECTOR(7 downto 0):=TEMPERATURE;

但是当模拟temp仍然是UU(未分配)。我该如何解决这个问题?

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