Verilog乘法器/分频器传播延迟

Question

我即将在Verilog中开始编码基本移位乘法器和移位分频器，但我想先弄清楚预期的传播延迟应该是什么。有没有人知道基本移位乘法器和分频器的传播延迟方程？

Answer 1

可能更具体可以帮助我们更准确地回答您的问题。预期的延迟和实际硬件取决于您用于实现电路的方法。

可能this PDF可以提供有关模拟和计时的一些帮助。

Answer 2

Not Only这是否取决于所使用的乘法器和分频器架构，而是process和运行电路的电压。

例如在350nm，1.3v时，您将难以满足100MHz的时序。在14nm，1.0v @ 1GHz时你不会有问题。

如果您有标准单元库的手册，则应列出每个单元的给定电压的传播延迟。