如何在verilog中将变量作为参数传递给二维数组

Question

如何在Verilog中将变量作为参数数组传递，因为在48位数组中？我想要一个来自第一个MSB的23位数组1.有人能说我的方法或给出这个条件的程序吗？

例如，如果我提供如下输入：
001010101010111000100010010100100110001101010101
输出应该是：
01010101011100010001001。

Answer 1

基本上，您需要执行打包数组的切片。

可以有很多方法，例如流媒体运营商运营商等。

我提供了几种方法here。使用 表示 循环和 - ：运算符 。如果您使用的是system-verilog，则首选使用 - ：运算符。

P.S。 ：我仍然不明白为什么你提到二维数组。