Question

我想用verilog语法将数据保存在二维数组中。我写了代码。请任何人都可以检查代码，并可以让我更好地了解如何使用二维数组

  reg [9:0] simple_State [0:10][0:10]

reg [9:0] count,
reg [9:0] index_R; // row
reg [9:0] index_C; //
initial  
begin 
 index_C=0;
 index_R=0 ;
end 

always @ (posedge clock)

simple_State[index_R][index_C]  <= count ;
count    <= count+1   ;
 index_C  <= index_C+1 ;  
if (count== 10 * index_C) 
  index_R<= index_R+1 ;
end

Answer 1

您的代码导致index_C和index_R溢出，并且需要乘法运算，如果要合成此描述，则可能会很昂贵。 simple_State有11行和11列，因此行索引和列索引的4位就足够了。就像在其他任何语言中一样：增加列，当它达到最大列值时，重置为0并增加行值。当达到最大值时，将其重置为0.

reg [9:0] simple_State [0:10][0:10]
reg [9:0] count,
reg [3:0] index_R; // row
reg [3:0] index_C; // column
initial begin 
  index_C = 0;
  index_R = 0 ;
end 

always @ (posedge clock) begin
  simple_State[index_R][index_C]  <= count ;
  count <= count + 1;
  if (index_C == 10) begin
    index_C <= 0;
    if (index_R == 10)
      index_R <= 0;
    else
      index_R <= index_R + 1;
  end
  else
    index_C <= index_C + 1 ;
end

Answer 2

如果使用顺序逻辑，请尽量避免初始阻止。

reg [9:0] simple_State [0:10][0:10]
reg [9:0] count,
reg [3:0] index_R; // row
reg [3:0] index_C; //
 always @ (posedge clock or negedge rst) begin
   if(!rst) begin
     index_C=0;
     index_R=0 ;
   end
 end
 else
  begin
   simple_State[index_R][index_C]  <= count ;
   count    <= count+1   ;
   index_C  <= index_C+1 ;  
   if (count== 10 * index_C) 
    index_R<= index_R+1 ;
   end
 end

如何在Verilog中使用2维数组

2 个答案: