SystemVerilog：如何将2个数组合并为一个数组？

Question

我尝试这段代码但是当我编译它时，我收到了这个错误：

Illegal assignment pattern. The number of elements (2) doesn't match with the type's width (16)

module(output [15:0] O);
  reg [7:0] a, b;
  assign O = {a, b};
endmodule

当我用quartus编译代码时我没有收到任何错误，但是Modelsim给了我这个错误。

Answer 1

您错过了添加模块名称，因此错误。 添加模块名称应该修复它 -

module M (output [15:0] O);
  reg [7:0] a, b;
  assign O = {a, b};
endmodule