Question

我正在尝试在Modelsim（verilog）中为顺序电路创建一个测试平台文件。但我收到以下语法错误。

**错误：（vlog-13069）/ Assignment_2x2_tb.v(6）：接近“初始”：语法错误，意外初始化，期待';'或'，'。

这是我的代码

module seq_circuit1_tb;
reg x,clk;
wire q;
seq_circuit1 seqct(x, clk, Q0, Q1)
//Module to generate clock with period 10 time units
initial begin
  forever begin
  clk=0;
  #10
  clk=1;
  #10
  clk=0;
  end
end
initial begin
  x=0;
  #50
  x=0;
  #50
  x=1;
  #50
  x=1;
  #50
end
endmodule

任何人都可以告诉我为什么我会收到这个错误。

Answer 1

您需要在;行后面加一个分号（seq_circuit1 seqct(x, clk, Q0, Q1)）。

Answer 2

初始块不能以延迟结束。你需要在最后一个＃50之后发表一些声明，如下所示

initial begin
  x=0;
  #50
  x=0;
  #50
  x=1;
  #50
  x=1;
  #50 $finish;
end
endmodule

或

initial begin
  x=0;
  #50
  x=0;
  #50
  x=1;
  #50
  x=1;
  // last #50 removed
end
endmodule

Testbench文件中的语法错误

2 个答案: