SystemVerilog：给定1ns的时间尺度精度，如何建模0.5ns的时钟周期

Question

了解我如何使用时间刻度精度来在System Verilog中安排事件。是否可以在不诉诸所有延迟的情况下完成这项工作？

Answer 1

您需要至少100ps的时间精度来表示0.5ns。您的时钟发生器可以放入具有该精度的模块中，所有其他模块将其精度调整到所有模块的最小精度。