VHDL - 存储来自终端的两个输入

Question

我想将两个输入值相加。我正在使用PuTTY终端为我的顶级模块提供输入。这看起来如下

entity top_level is
    port(...dataIn_pin : in STD_LOGIC...); --not including other ports here e.g. clk, reset
end top_level;

然后将体系结构体定义为

architecture structural of top_level is
    signal inputA : std_logic_vector(7 downto 0);
    signal inputB : std_logic_vector(7 downto 0);
    ...
end structural;

我如何分别在inputA和inputB中存储来自终端的两个输入？例如，我会键入＆＃39; 24＆＃39;在终端中，inputA将包含＆＃39; 2＆＃39;并且inputB将包含＆＃39; 4＆＃39;。