SystemVerilog

时间:2015-05-06 05:11:27

标签: verilog system-verilog

class c2;
  rand bit[1:0] a;
  rand bit[1:0] b;

  function void my_print();
    $display("a = %b", a);
    $display("b = %b", b);
  endfunction   
endclass

class c1;
  rand bit[1:0] i;
  rand bit[1:0] j;
  rand c2 o2;

  function new();
    o2 = new();
  endfunction

  function void my_print();
    $display("i = %b", i);
    $display("j = %b", j);
  endfunction
endclass

program p1;   
  c1 o1 = new;
  c2 o2_local = new;

  initial begin
  if (o1.randomize() with {o2 == o2_local;}) begin
    o1.my_print();
    o2.my_print();
  end
endprogram

在这个程序中,o1.randomize()的随机化失败了。如果我为o2采用单独的变量并使用内联约束(如o2.a == o2_local.a),那么它可以工作。

有没有其他方法可以进行这种类型的随机化,因为我的原始类包含近38个变量,个别分配会很麻烦。

2 个答案:

答案 0 :(得分:4)

应用于对象时,==运算符不会执行您认为的操作。它只比较手柄。解算器失败,因为它看到o1.o2o2_local是不同的对象,因此不是“相等”。

如果随机化不应该更改o2_local,那么您可以执行以下操作:

o1.o2 = o2_local;
o1.o2.rand_mode(0);
if (o1.randomize()) begin
  o1.print();
  o1.o2.print();
end
o1.o2.rand_mode(1);

通过这种方式,您已将o2_local分配给o2,如果您有任何引用o2o1字段的约束,则会解决这些问题。< / p>

对象等效的问题是所有OOP语言的症状。您需要一个函数,它将对象的所有字段都考虑在内,以确定两个对象是否相等:

class c2;
  // ...

  function bit equals(c2 obj);
    return a == obj.a && b == obj.b;
  endfunction
endclass

这个函数在过程代码中工作正常,但它对随机化没有帮助,因为在约束中使用函数比较棘手。

一个丑陋的解决方案也是声明一个扩展到equals(...)函数体的宏,因为展开==语句将在约束中起作用。

答案 1 :(得分:0)

如果c2类中的所有变量都需要随机化,那么#34;&#34;自从&#34;&#34;以来没有太大影响用于约束某些值,一个简单的方法可以进行所有变量随机化,我怀疑是因为这个原因LRM并没有谈论嵌套类的内联约束

 initial begin
  if (o1.randomize()) begin
     if (o2_local.randomize()) begin
       o1.my_print();
       o2_local.my_print();
     end
  end
  else $fatal ("Randomize failed");
  end
endprogram

正如您已经想出如何约束每个变量一样,如果只有内联约束特定值,这将有所帮助。