跨越测试的systemverilog中的全局随机化

时间:2014-11-04 10:04:49

标签: system-verilog

我有下课。

Class A;  
randc int B;  
endclass

在我的测试案例中,我只调用此类的随机化一次 它能确保我在测试中获得的价值是独一无二的吗?

Randc主要只在一个测试用例中工作 我们还有其他约束来实现这个目标吗?

1 个答案:

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你想要的是不可能的。这是约束随机生成的主要问题,在测试运行中,您会获得大量冗余(多次随机化同一事物)。这是您为测试开发时间更快所做的权衡。