Question

我想计算数组元素的总和。在每个时钟上升沿（顺序）分配阵列的元素。我不想在下一个时钟上升沿得到元素之和，所以求和的设计必须是组合的。我可以在模拟中得到正确的结果，没有任何错误，但我的代码不是在ISE（Xilinx综合工具）中合成的。我正在研究Spartan3。

我的代码：

always @* begin
    sum = 0;
    for (i=0; i<K; i=i+1)
        sum = sum + shiftReg[i];    
end

错误：

Xst：902 - 始终阻止灵敏度列表中出现意外的shiftReg事件。

我搜索了解决方案。 One way是在敏感列表中添加shiftReg的所有元素，但在我的项目中，元素的数量为K（K是参数）。

Answer 1

我担心这是XST合成器的限制。您提供的解决方案同样表明Virtex 6和Spartan 6器件已经解决了这个问题，因此必须对Spartan 3中的资源进行某种限制，或者更可能是Xilinx工程师的一些懒惰。 / p>

我测试了这个示例模块：

module addall (
  input wire clk,
  input wire [3:0] addr,
  input wire load,
  input wire [7:0] din,
  output reg [7:0] tot
);

  reg [7:0] sr[0:15];
  always @(posedge clk) begin
    if (load)
      sr[addr] <= din;
  end

  integer i;
  always @* begin
    tot = 8'h00;
    for (i=0;i<=15;i=i+1)
        tot = tot + sr[i];
  end
endmodule

它在Icarus Verilog + YOSIS 0.3.0上很好地综合 http://www.edaplayground.com/x/5q9

使用Spartan 6设备在XST 12.4中很好地合成

如果我更改为Spartan 3E，它会给出与使用相同XST版本相同的错误。

可能的解决方法：使用目标vhdl的Icarus Verilog将违规模块转换为VHDL并将其添加到您的设计而不是原始的Verilog模块。

灵敏度列表错误

1 个答案: