如何调试我的verilog代码以将MSB连接到2个4位数的LSB？

Question

抱怨Input a<2:0>并且永远不会使用Input b<2:0>。输出只显示a[3]和b[3]（a = 1001，b = 1100的串联}）。

module stone(a,b,rslt);
  input      [3:0] a,b;
  output reg [0:1] rslt;
  integer i;
  always @(a,b)
  begin
    for (i = 0; i <= 3; i = i + 1)
      rslt =  {a[i],b[i]};
  end
endmodule

Answer 1

您使用的for循环等效于以下代码：

rslt = {a[0], b[0]};
rslt = {a[1], b[1]};
rslt = {a[2], b[2]};
rslt = {a[3], b[3]};

这意味着最后只有最后一个语句有效，而前三个语句没有效果。