这个VHDL代码有什么问题 - BCD计数器？

Question

我正在研究VHDL，我有一个非常简单的家庭作业 - 我需要建立一个从0到9计数的同步BCD计数器，当它达到9时，将回到0.我想要实验一点所以我决定不用（至少我看到它的方式）传统方式（使用if，elseif）但使用when-else语句（主要是因为计数器从0到9的事实）一旦碰到9），就必须回到0。

library IEEE;
    use IEEE.std_logic_1164.all;

Entity sync_counter is
    port (rst, clk: in std_logic);
end Entity;

Architecture implement of sync_counter is
    signal counter: integer range 0 to 10;
Begin
        counter <=    0 when (rst = '1') else
                      counter + 1 when (clk='1' and clk'event) else
                      0 when (counter = 10);
end Architecture;

所以一切都编译，但在模拟中，最初计数器从0跳到2，但是在一个循环（0-9 - 0）之后它正常运行，意味着计数器应该从0到1。如果您强制rst ='1'，则相同。

模拟图像：

为什么它在开始时从0跳到2？

谢谢。

Answer 1

它可能无法解释为什么它从0变为2.请在此前面发布您的测试平台代码。但是，你的代码很糟糕。此代码转换为此，带有注释：

process(rst, clk, counter)
begin
    if rst = '1' then -- Asynchronous reset, so far so good
        counter <= 0;
    elsif clk'event and clk = '1' then -- Rising edge, we got an asynchronous flip-flop?
        counter <= counter + 1;
    elsif counter = 10 then -- What is this!?! not an asynchronous reset, not a synchronous reset, not a clock. How does this translate to hardware?
        counter <= 0;
    end if;
end process;

我不确定这是否适用于硬件，但我无法快速弄清楚它是如何实现的，你想要的是：

process(rst, clk)
begin
    if rst = '1' then -- Asynchronous reset
        counter <= 0;
    elsif clk'event and clk = '1' then
        if counter = 9 then -- Synchronous reset
            counter <= 0;
        else
            counter <= counter + 1;
        end if;
    end if;
end process;

我将“when-else”语句留给纯粹的组合代码，或者最多留给单行reg <= value when rising_edge(clk)。