Xilinx ISE板，尝试制作两个时钟（ZYBO FPGA）

Question

在我正在使用的ZYBO板的reference manual中，它告诉我我可以使用最多四个时钟。但是，当我浏览UCF文件时，我只能找到其中一个。

考虑到ISE工具可能知道它在哪里，我使用时序分析器试图让系统生成我可以使用的引脚LOC，但这是一个fialure。

然后我有了使用PlanAhead工具尝试查看工具是否会再次生成带有所需时钟引脚位置的UCF文件的想法。再次失败了。

我误解了手册吗？我只能使用一个时钟引脚吗？

以下是有问题的摘录（12个时钟源）：

  

ZYBO提供   Zynq PS_CLK输入的50 MHz时钟，用于产生   每个PS子系统的时钟。 50 MHz输入允许   处理器以650 MHz的最高频率和DDR3运行   内存控制器最高工作在525 MHz（1050 Mbps）。该   ZYBO Base System Design将PS配置为正常工作   输入时钟，应在创建自定义时用作参考   设计。

     

PS具有专用PLL，能够产生多达四个参考   时钟，每个都具有可设置的频率，可用于计时   PL中实现的自定义逻辑。此外，ZYBO提供了一个   外部125 MHz参考时钟直接连接到PL的L16引脚。该   外部参考时钟允许PL完全使用   依赖于PS，这对简单的应用程序很有用   这不需要处理器。

     

Zynq-Z7010的PL还包括两个MMCM和两个PLL   可用于生成具有精确频率和相位的时钟   关系。四个PS参考时钟中的任何一个或125 MHz   外部参考时钟可用作MMCM的输入   锁相环。有关Zynq PL功能的完整描述   时钟资源，请参考“7系列FPGA时钟资源   用户指南“可从Xilinx获得。

     

图13概述了ZYBO上使用的时钟方案。请注意，以太网输出的参考时钟   PHY用作PL的125 MHz参考时钟，以降低包含专用振荡器的成本   这个目的。请记住，当以太网PHY（IC1）保持硬件复位时，CLK125将被禁用   将PHYRSTB信号驱动为低电平。

Answer 1

关于你的描述：

ARM部分有一个外部参考时钟（125 MHz）和4个内部参考时钟。这4个时钟不能作为实际引脚访问，而是通过ARM-FPGA桥接器访问。如果我在名为PS7的

中使用此组件

其他资源;
- UG585 - Zynq-7000 - Technical Reference Manual。 25.7 PL时钟 - ＆gt; PL时钟原理图

此外，您可以使用时钟修改模块（MMCM或PLL）从这些5＆＃39;输入中获取新时钟。