强制ISE综合工具合成信号

Question

在Xilinx ISE（使用VHDL语言）中，我定义了以下信号：

signal  counter  : integer range 0 to 24_000_000;
signal  chTriger : std_logic :='0';

并编写了以下代码：

process_counter: process(clk)
begin 
  if ( clk'event and clk = '1') then
    if (counter < 8192) then
        counter  <= counter + 1;
        chTriger <= not chTriger;
    end if;
  end if;
end process process_counter;`

在ChipScope的选择网络菜单中，由于优化，既没有counter也没有chTriger信号。
如何强制ISE综合工具合成信号？

Answer 1

通读Xilinx约束指南here 特别是综合约束。 有一种叫做“ KEEP”。

通常，如果仅要浏览一下，它是一个非常有用的文档，这样您就可以知道（可以做什么）。

Answer 2

将chTriger输出到FPGA上的外部引脚。然后就无法对其进行优化。

由于chTriger依赖于counter，因此counter也不会被优化。