Modulo m加法器的硬件实现

时间:2015-03-14 18:23:31

标签: verilog fpga system-verilog computer-architecture

我有8个输入,其模数和我必须采用模数m.i知道算法2输入但它在这里不起作用。 例如,我有sum = sum0 + sum1 + sum2 + sum3 + sum4 + sum5 + sum6 + sum7,我必须采用mod的sum.How如何做这个rom硬件实现的观点? 我也写代码但它不起作用 m3是mod3

 always@(posedge clk)
 begin
    sum3a<=mod30+mod31;
    sum3b<=mod32+mod33;
    sum3c<=mod34+mod35;
    sum3d<=mod36+mod37;
    sum3e<=sum3a+sum3b;
    sum3f<=sum3c+sum3d;

   x31= (sum3e+sum3f);
   x32= (sum3e-m3);

    if (x32>=0 )
      sum3 <= x32;
    else
     sum3 <= x31;

 end

1 个答案:

答案 0 :(得分:2)

不要在同一always块中混合阻塞和非阻塞分配。 sum3e变量取决于sum3asum3b,但同时由于非阻塞分配,sum3asum3b值正在发生变化,这将导致逻辑错误。