FPGA中使用的内置加法器

Question

当我们为加法器C = A + B编写代码时，IST使用哪些加法器在FPGA中实现。我们能否以更快的速度构建加法器，以便通过破坏区域来减少延迟。

Answer 1

对于大多数情况，您无法击败FPGA中的专用加法器资源。它们具有增强的进位逻辑，比您在可配置结构中创建的速度快得多。在某些情况下，如果切换到对传输延迟不太敏感的架构（例如使用带符号的数字系统将多个值一起添加），则可能比硬件加法器支持做得更好。仅使用两个术语进行此操作的开销仍然会较慢。