Question

我正在尝试在项目的UCF文件中创建TIG约束问题是，我无法正确获得层级名称我正在处理的结构如下（伪代码显示了需要解决的信号的层次位置）：

m1: module1  
    g1: for i in 0 to m generate  
        g2: if x /= 0 generate  
            m2: module2  
                reset : in std_logic;

除其他外，我尝试了NET "m1/m2/reset" TIG;，NET "m1/g1.g2.m2/reset" TIG;和NET "m1/g1*.g2.m2/reset" TIG;（最后一个受到了综合* .xdl期间生成的中间文件之一的启发）。
在m2范围内解决reset净值的正确方法是什么？我查看了Xilinx约束指南，但没有找到详细解释。

Answer 1

最新的 XST用户指南可能包含 XST命名约定 的部分以及 * XST网络命名约定的子部分 strong>， XST实例命名约定 和 XST名称生成控制 。最后说明如何控制网表中的名称生成（层次结构分隔符，总线定界符，大小写，复制后缀，可在合成属性中查看）。上面的第三个例子很有希望。您可以通过查看原理图或约束编辑器来更接近网表。你能在T1中重置TIG吗？（它的前瞻性参考）。

Xilinx UCF文件中使用的完整层次名称的语法

1 个答案: