我正在使用RTL Compiler for Synthesis。我在for-generate块中使用if-else语句。我在if语句和else语句中使用不同的genvar条件实例化相同的模块。在网表中，我为if和else获得了两个不同的模块。
我们怎样才能获得if和else的单个模块名称？
请帮帮我。
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没有办法实现这一目标。每个生成块都有自己的标签，用于创建绝对实例路径。
这只有在VHDL知道generate语句中的else-part时才能解决，但目前没有这样的声明。
为什么你需要在if-或in-else部分中使用相同的名字？ 如果是约束文件，可以使用通配符或相对路径来识别设计层次结构中的模块。