Question

我正在研究哪种代码在不同的合成器上生成/不生成锁存器。下面的代码从4位输入驱动7段显示。我希望它不会生成锁存器，因为所有可能的情况都包含在条件信号分配中。

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity seven_seg_conditional is
    port (
        value: in std_logic_vector(3 downto 0);
        digit: out std_logic_vector(6 downto 0)
    );
end;

architecture behavior of seven_seg_conditional is
    signal value_int: integer range 0 to 15;
begin
    value_int <= to_integer(unsigned(value));

    digit <=
        "0111111" when value_int = 0 else
        "0000110" when value_int = 1 else
        "1011011" when value_int = 2 else
        "1001111" when value_int = 3 else
        "1100110" when value_int = 4 else
        "1101101" when value_int = 5 else
        "1111101" when value_int = 6 else
        "0000111" when value_int = 7 else
        "1111111" when value_int = 8 else
        "1101111" when value_int = 9 else
        "1110111" when value_int = 10 else
        "1111100" when value_int = 11 else
        "0111001" when value_int = 12 else
        "1011110" when value_int = 13 else
        "1111001" when value_int = 14 else
        "1110001" when value_int = 15;
end;

如果我通过Quartus 13.0运行它，则会在每个输出上生成一个锁存器。根据正在进行的标准，合成器的这种行为是正确的吗？

注意：如果我使用case语句重写代码，那么就没有锁存器，即使我从未添加when others子句。如果我在末尾添加一个无条件的else子句，那么也没有锁存器。

Answer 1

如果我通过Quartus 13.0运行它，则会在每个输出上生成一个锁存器。对于合成器来说这是正确的行为吗？标准吗

适用的标准（IEEE Std 1076.6-1999 / 2004,8.9.5.1条件信号分配）定义了合成中将识别哪些句法结构，而不是如何解释它们。这留下了VHDL LRM中的语法含义（IEEE Std 1076-1993 / 2002，年份支持由综合供应商改变，通常不是全部包含，也不是VHDL 2008的标准）。

当您添加“无条件其他”时：

    "1110001" when value_int = 15 else (others => 'X');
end;

我们认为转换函数基本上被忽略了，而等效条件表达式to_integer(unsigned(value)) = 15等并没有涵盖value的所有选择。此外，'X'分配将被忽略以进行综合，而其他内容则需要一些内容。

并发条件信号分配具有等效过程，如果那么elsif然后...结束if。你可以假设跟踪其他的存在表示所有选择都被覆盖。

在模拟过程中评估表达式（例如value_int = 15）。在语法中需要有一些东西来表示所有选择都被覆盖，或者选择必须包含所有选择。

请注意，VHDL模拟器通过输出断言警告 - “检测到元值，返回0”的包numeric_std TO_INTEGER来消除原始并发信号赋值语句表达式中的不确定性。使用value_int可以节省优势，当检测到除“1”或“0”以外的值作为数组value的元素时，仅生成一个警告。

整数value_int的范围表示位数组大小。类型转换对于与二进制逻辑有关的综合没有实际意义。

如果忽略转换函数并通过综合'魔术'假设15表示可以表示为二进制值，那么没有任何信号表明选择是全包的，没有跟踪其他不推断锁存器。

供应商能否更好地将并发信号分配转换为逻辑？可能，不推迟到原始数组子类型value。您描述的行为是否符合正在进行的标准？它似乎是。标准倾向于回避可能在供应商之间发生冲突的领域，而不是共同点。

您还可以想象锁存器的推断应该有一些合理的限制，在这种情况下，由于评估表达式中的组合延迟（上升和下降时间的差异）。通过表示状态的门来推断锁存器启用通常是不安全的，存在推断锁存器启用应该是错误的情况，尽管锁存器的推断将与一个热状态机或环计数器一起工作，这与一个不匹配评估value的表达式。

这个组合代码生成锁存器是正常的吗？

1 个答案: