在VHDL中合成FOR-GENERATE

Question

我在VHDL程序中使用FOR-GENERATE和IF-GENERATE。这些命令是可综合的吗？ 这些命令有哪些优点和缺点。 我们可以在IF-GENERATE中使用FOR-GENERATE吗？ 因为当我在IF-GENERATE中使用FOR-GENERATE时它会产生错误

Answer 1

这些命令是否可以合成？
是的，如果您正确使用它们，它们是可合成的。

这些命令的优缺点
为了获得优势，GENERATE语句可以轻松创建良好的图案化结构。有关缺点，请参阅下面的@ BennyBarns的评论。

我们可以在IF-GENERATE中使用FOR-GENERATE吗？
任何VHDL并发语句都可以包含在GENERATE语句中，包括另一个GENERATE语句。

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[LRM93 $ 9.7]

  

generation_scheme :: =
  for generate_parameter_speci fi cation
  |如果条件

使用FOR计划
1.创建的所有对象都是相似的 2.Loop不能提前终止。

使用IF计划
1.允许有条件地创建组件。
2.不能使用ELSE或ELSIF条款。