我有一个verilog模块，我必须强制一些信号，但是，如果信号有多个位并且它是一个转义名称（需要在信号之后有空格），这是不可能的，因为Modelsim不能识别一点信号。我使用ISE后合成生成了verilog模块，并且我在Mentor的Modelsim上运行。
多位信号：{/tb /.../\something / name [0]}。这就是Modelsim试图命名该信号的那一部分，但他无法找到它。当启动任何使用该信号位的命令时，它返回“（vish-4014）没有找到匹配的对象”错误（整个信号有效，但我需要强制一位）
单位信号：{/tb /.../\something / name}（此作品）
我可以做些什么来使Modelsim强制那些信号中的那些位？ （只是能够在那些位上使用任何其他命令也有效，因为我需要知道如何成功读取它。）