用于阻止分配的verilog中的硬件解释

Question

硬件是否以相同的方式解释两个verilog代码？

非阻止代码：

module nonblock (input logic clock);   
logic a, b, c;

always @(posedge clock)  
begin 
   a <= b;  
   b <= c;
end  
endmodule

阻止代码：

module block (input logic clock);   
logic a, b, c;

always @(posedge clock)  
begin 
   a = b;  
   b = c;
end  
endmodule

Answer 1

他们不会以同样的方式合成。使用阻塞分配的代码将连续创建两个触发器。使用非阻塞分配的代码将在一个时钟周期内分配给c。您可以在模拟中验证这一点。

以下是有关Blocking vs. Nonblocking in Verilog

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