Question

我有以下测试代码并使用--genHarness调用chiseMain。 Verilog是为线束生成的，但它不包含Tester类中的任何逻辑。对于为什么我没有得到我期望的逻辑的任何想法？我正在使用Chisel 2.10。

代码：

class TestMultiPortedMem(c: MultiPortedMem) extends Tester(c) {
  var i = 0

  // Write address as data                                                                                    
  for (p <- c.io.wports) {
    poke(p.wen, 1)
    poke(p.addr, i)
    poke(p.wdata, i)
    step(1)
    i = i + 1
  }

  // Read it back                                                                                             
  i = 0
  for (p <- c.io.rports) {
    poke(p.addr, i)
    step(1)
    expect(p.rdata, i)
    i = i + 1
  }
}

object TestMem {
  def main(args: Array[String]): Unit = {
    //chiselMainTest(Array[String]("--backend", "v", "--genHarness"),                                         
    chiselMainTest(args,
      () => Module(new MultiPortedMem(1,1,1,128,32))){c => new TestMultiPortedMem(c)}
  }
}

生成的Verilog：

module test;                                                                                                  
  reg [0:0] io_enable;                                                                                        
  reg [6:0] io_rports_0_addr;                                                                                 
  reg [31:0] io_wports_0_wdata;                                                                               
  reg [6:0] io_wports_0_addr;                                                                                 
  reg [0:0] io_wports_0_wen;                                                                                  
  reg [6:0] io_rwports_0_addr;                                                                                
  reg [31:0] io_rwports_0_wdata;                                                                              
  reg [0:0] io_rwports_0_wen;                                                                                 
  wire [31:0] io_rports_0_rdata;                                                                              
  wire [31:0] io_rwports_0_rdata;                                                                             
  reg clk = 0;                                                                                                
  parameter clk_length = `CLOCK_PERIOD;                                                                       
  always #clk_length clk = ~clk;                                                                              
  /*** DUT instantiation ***/                                                                                 
    MultiPortedMem                                                                                            
      MultiPortedMem(                                                                                         
        .clk(clk),                                                                                            
        .io_enable(io_enable),                                                                                
        .io_rports_0_addr(io_rports_0_addr),                                                                  
        .io_wports_0_wdata(io_wports_0_wdata),                                                                
        .io_wports_0_addr(io_wports_0_addr),                                                                  
        .io_wports_0_wen(io_wports_0_wen),                                                                    
        .io_rwports_0_addr(io_rwports_0_addr),                                                                
        .io_rwports_0_wdata(io_rwports_0_wdata),                                                              
        .io_rwports_0_wen(io_rwports_0_wen),                                                                  
        .io_rports_0_rdata(io_rports_0_rdata),                                                                
        .io_rwports_0_rdata(io_rwports_0_rdata)                                                               
 );                                                                                                           

  /*** resets &&  VCD / VPD dumps ***/                                                                        
  initial begin                                                                                               
  end                                                                                                         

  task check_value;                                                                                           
    input [255:0] data;                                                                                       
    input [255:0] expected;                                                                                   
    begin                                                                                                     
      if (data == expected)                                                                                   
        $display("PASS");                                                                                     
      else                                                                                                    
        $display("FAIL");                                                                                     
    end                                                                                                       

  endtask                                                                                                     

  always @(posedge clk) begin                                                                                 
      $display("MultiPortedMem.io_rwports_0_rdata: 0x%x,  MultiPortedMem.io_rports_0_rdata: 0x%x, ", io_rports_0_rdata, io_rwports_0_rdata);                                                                                   
  end                                                                                                         

endmodule

Answer 1

Chisel 2.10太旧而无法支持--genHarness选项。由于它是一个仍处于开发阶段的功能，因此没有关于无效标志的警告。您需要使用Chisel 2.18从--genHarness获取正确的行为。

Sonatype的新版本将很快推出，这将使编号版本成为Chisel Git master的当前状态。

但是，通常，--genHarness选项不支持生成执行测试器功能的逻辑。相反，它会生成一个Verilog测试平台，该测试平台采用编码的命令行输入，允许修改顶级I / O和状态元素的模拟值。

此生成的测试程序在Chisel测试程序生成的VCS进程中运行，然后通过IPC将其peek，poke和step命令发送到VCS。由于--genHarness生成的测试平台设计为接受这些输入，因此可以像使用C ++模拟一样测试DUT的Verilog实例。

虽然理论上可以有一个框架来生成独立的Verilog测试器，编译Tester - 扩展类中的一些逻辑，但它需要在模拟Verilog中嵌入Scala程序的行为，这是比--genHarness的现有IPC使用难度更大的解决方案。

Chisel应该生成verilog testbench逻辑吗？

1 个答案: