VHDL输入＆amp;输出代码

Question

我刚刚开始使用VHDL，所以这是一个非常基本的问题，我的问题是我想编码这个电路！ - ＆GT; http://postimg.org/image/rrd2czsox/＆lt; -

在我看到的电路中，p和q都可以作为输入＆amp;输出信号。 这是我的代码！

library ieee;
use ieee.std_logic_1164.all;


entity pracc is

port(a,b,s,p,q : in std_logic;
        y,z: out std_logic);

end pracc;

architecture Exercise5 of pracc is

begin 

p <= a AND b;
q <= NOT p;
y <= p;
z <= q;

end architecture;

但我无法编译。即使我改变了p＆amp; q作为输出信号！

很高兴获得帮助！

Answer 1

p和q不是整个电路的输入 - 它们是中间/本地信号。声明它们是这样的：

architecture ...
  signal p,q : std_logic;
begin
...

本地信号连接组件中的逻辑。端口将您的组件连接到其他东西。