Question

我有下面显示的Verilog代码，如果我尝试编译它，我会收到一条错误消息。关键是我正在尝试操作输入，只要我知道不能在Verilog中完成。关键是我需要在Verilog中检查以下条件：

static int prime(unsigned long long n)
{
    unsigned long long val = 1;
    unsigned long long divisor = 5;

    if (n == 2 || n == 3)
        return 1;
    if (n < 2 || n%2 == 0 || n%3 == 0)
        return 0;
    for ( ; divisor<=n/divisor; val++, divisor=6*val-1)
    {
        if (n%divisor == 0 || n%(divisor+2) == 0)
            return 0;
    }
    return 1;
}

目前我有以下代码：

module prime(clk, rst, start, A, ready, P);

input clk, rst, start;
input [7:0] A;

output ready, P;

reg ready, P;

wire [7:0] divisor;
assign divisor = 5;

wire [7:0] val;
assign val = 1;


always @ (posedge clk or posedge rst) begin
    if (!rst) begin
        P <= 0;
    end
    else if (start) begin
        case (A)
            0 : P <= 1;
            1 : P <= 1;
            2 : P <= 1;
            3 : P <= 1;
        endcase

        if (A%2 == 0 && A != 2) begin
            P <= 0;
        end
        else begin
            for( ; divisor <= A/divisor; val=val+1, divisor=6*val-1) begin
                if (A%divisor == 0 || A%(divisor+2) == 0) begin
                    P <= 0;
                end
            end

            // need to set P to 1
        end
    end
end

endmodule

请注意我需要以6n + 1或6n-1的形式测试质数，我还需要在我的代码中假设0和1也是质数。

如果我尝试上面的代码，我会收到一条错误消息：

未对verilog
启用增强型FOR循环

如果有人可以帮我解决错误并在Verilog中完成我的逻辑，我会很高兴。

Answer 1

Verilog BNF不允许for(;;)中的空或复合语句。将文件更改为* .sv以在SystemVerilog规则下编译它。否则，将for循环语句更改为具有简单语句

for( divisor =5; divisor <= A/divisor; divisor=6*val-1) begin
                if (A%divisor == 0 || A%(divisor+2) == 0) begin
                    P <= 0;
                end
                val++;
            end

此外，您无法对电线进行程序分配。让他们成为变数。

如何测试Verilog中的素数？

1 个答案: