我使用coregen来开发分频器核心。以下是我在设计中尝试使用该分隔符的步骤（不确定它是否完全正确）： 1）将包装器（core_name.v），.ngc文件和.veo文件复制到主设计文件夹中 2）使用veo模板在我的主verilog模块中实例化核心：core_name u1（.a（a_p）,. b（b_p）,. c（c_p）,. d（d_p）;每当我需要我的除法功能时主要的verilog模块 3）`include“core_name.v”
当我进行语法检查时，我得到： “core_name.v”第1行期待'endmodule'，找到'module'
请告知我在ISE设计中实例化核心所需的步骤并进行综合。
谢谢。
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我将假设core_name.v是一个完整的模块定义，并且你已经把``include'core_name.v“within another module definition (ie, between模块and endmodule {{ 1}} {endmodule {1}} {模块{1}} {模块{1}} core_name.v`）。
尝试将``include`放在模块定义之外，例如
statements. (I'm thinking this because the verilog parser will want to see an而不是我的假设：
sometime after a