如何学习编写VHDL测试台？

Question

我正在学习VHDL，我想学习编写VHDL代码的测试平台。请建议好的书籍，资源，教授编写VHDL测试台的链接？

Answer 1

我所知道的唯一专注于使用VHDL的测试平台的书是Janick Bergeron的“编写测试平台：HDL模型的功能验证”（2000年，2003年）。它涵盖了VHDL和Verilog。 ISBN-10：1402074018，ISBN-13：978-1402074011。我旧版本的ISBN为0-7923-7766-4。还有平装版。它非常彻底，但它倾向于向Verilog解释事物，然后提供VHDL等价物。这些类型的混合语言书籍没有正确揭示VHDL的全部功能。

使用测试平台要理解的主要事情是，您可以使用整个语言而不是可综合的子集。大多数教学材料都专注于描述逻辑，他们的测试平台示例有点过分简单。您应该了解有关语言的非可合成部分的更多信息，并努力了解模拟引擎在事务/事件及其安排方式方面的工作方式。

如果可以避免的话，它有助于尽可能高地写入并尽量避免陷入低级别的陷阱。您可以通过将VHDL视为普通的软件语言来实践这一点，编写执行任务的子程序而不考虑硬件必需品。然后，您可以构建一个与软件单元测试非常相似的测试平台。对于更复杂的测试，您可以进一步使用文件I / O和动态内存分配来管理移入和移出设计的复杂数据。

Answer 2

参见＆＃34; VHDL电路设计与仿真＆＃34;，V。Pedroni，麻省理工学院出版社，2010年第10章。