错误（10170）：文本附近的文件名的Verilog HDL语法错误＆＃34;输入＆＃34 ;;期待＆＃34;;＆＃34;

Question

使用2014版Quartus II软件（网络版），编译以下代码时收到错误10170：

module shifter16 (A, H_sel, H)
input [15:0]A;
input H_sel;
output [15:0]H;
reg [15:0] H;
always @ (A or H_sel)
begin
    if (H_sel)
        H={A[14:0],1'b0};
    else
        H={A[15],A[15:1]};
end
endmodule

收到错误：

  

错误（10170）：shifter16.v（2）附近文本＆＃34;输入＆＃34;的Verilog HDL语法错误;期待＆＃34 ;;＆＃34;

Answer 1

第一行末尾需要一个分号：

module shifter16 (A, H_sel, H);