标签： vhdl state-diagram
描述： 我有一个状态图，我想将它输入到aldec active hdl中，然后使用该程序为模型的行为生成并发或顺序语句。我知道有一种方法可以在vhdl中绘制逻辑并让程序为你生成代码。
问题： 是否可以对状态图执行相同的操作？如果是这样，方法是什么？
如果可以，请提供详细说明。感谢