我已将我的VHDL代码导入用户定义的模块设计中，并从该模块设计中导出了I / O接口，现在我需要在包含Xilinx Zynq Arm的顶级模块设计中实例化此模块设计。核心和AXI互连。当我右键单击“顶层框图”时，我看到两个选择：
“添加模块” “添加IP”
这两个选项均未列出我创建的用于实例化VHDL代码的模块设计。关于如何使它起作用的任何想法？
如果创建用户定义的块设计，则如何在另一个块设计（尤其是顶层块设计）中实例化它。
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与https://www.xilinx.com/support/answers/59355.html相比，它现在似乎在工具/创建或打包新ip / next /打包当前项目中的块设计/...
答案 1 :(得分：0)
如果顶层是Verilog或VHDL，则只能使用“添加模块”。 （当然，您仍然必须使用大的“ +”按钮将源代码文件添加到项目中））
顶层模块应该不是System-Verilog或VHDL2008。它不会显示在列表中。您可以取消选中“隐藏不兼容的模块”框，此框之后会显示不兼容的模块，但仍然无法添加它们。
您可以 使用Xilinx IP流将System-Verilog或VHDL2008转换为IP，然后可以添加它们。 但是我觉得它很麻烦，而且在经过验证之前，我还看不到使用IP一次又一次地用“新”版本替换它的用法。
因此请调整顶层或编写包装器。