在一行中设置多个寄存器（Verilog）

Question

如果我有多个寄存器;

reg a;
reg b;
reg c;

是否可以在一行（如C中）中设置一个值（1'b0），在always块中，如下所示：

a <= b <= c <= 1'b0;

或者它会将两个最右边的非阻塞赋值运算符看作是否小于或等于运算符并进行逻辑评估？

或者阻止运算符是否可能？

a = b = c = 1'b0;

我希望我能明白我的目标！

Answer 1

在SystemVerilog中，您可以执行

{a,b,c} <= '0; // non-blocking

或

a = (b = (c = '0) ); // blocking