Question

我是HDL语言的新手。我有一个关于如何编程移位寄存器的问题。（我知道我转向另一个方向）。为什么这本书使用wire[N-1:0] r_next？我的实施有什么缺点？感谢

我的第一次尝试如下：

module lesson04#(parameter N=8)(
    input wire clk, reset,
    input wire data,
    output wire out
);

reg [N-1: 0] r_reg;


always @(posedge clk or negedge reset)
begin
    if(!reset)
         r_reg =0;
    else 
        r_reg[0]=data;
        r_reg = r_reg<<1;
end

assign out =r_reg[N-1];
endmodule

但这本书给出了：

module lesson04#(parameter N=8)(
    input wire clk, reset,
    input wire data,
    output wire out
);

reg [N-1: 0] r_reg;
wire[N-1:0] r_next;

always @(posedge clk or negedge reset)
begin
    if(!reset)
         r_reg =0;
    else 
        r_reg <= r_next;
end

assign r_next= {data, r_reg[N-1:1]};
assign out =r_reg[N-1];
endmodule

Answer 1

首先，不要忘记代码部分的begin - end：

else begin
     r_reg[0]=data;
     r_reg = r_reg<<1;
end

如果没有这个，只有r_reg[0]=data将出现在else语句的if子句中。这将起作用，但由于顺序逻辑描述中的阻塞语句而被视为不良样式......

其次，对于连续块的建模，使用非阻塞分配（<=）或您的计算可能会“失败”（谷歌非阻塞与阻止以获取更多信息）。您的示例可能非常有效（您是否在模拟器中尝试过？）但如果事情变得更复杂并且添加了更多变量，则事情可能会中断。

always @(posedge clk or negedge reset)
begin
    if(!reset)
         r_reg <= 0;
    else begin // This is horrible! Don't write code like this!
        r_reg[0] = data;     // blocking
        r_reg <= r_reg<<1;   // non-blocking
    end
end

由于上述原因，有时建议将组合逻辑与顺序逻辑分开，以便您可以将非阻塞分配写入顺序块中的寄存器，并在组合块中进行阻塞，而不必担心调度。

要以这种方式编码，您需要使用当前状态计算下一个输出应该是什么，因此答案中的r_next总线。如果所有的触发器都以这种方式与周围的组合逻辑分离，我认为它也有助于合成工具。

此外，如果您的重置为低有效（即LOW重置），则应将其命名为，例如resetb或reset_n。

Answer 2

您的实现会产生与本书完全不同的输出。您应该通过构建一个简单的测试平台来驱动输入并运行模拟来证明这一点。您将看到该书的输出将输入数据移动一个时钟周期，而您的输出将输入数据移动八个时钟周期。

顺便说一下，你已经缩进了always块，我被引导相信它不是你想要的。这就是你的块真正表现的方式：

always @(posedge clk or negedge reset)
begin
    if(!reset) begin
         r_reg =0;
    end else begin
        r_reg[0]=data;
    end
    r_reg = r_reg<<1;
end

我始终明确使用begin/end语句中的if/else关键字来避免这种混淆。

它模拟的方式，r_reg总是0，因为你用第二个（r_reg[0]=data;）破坏第一个任务（r_reg = r_reg<<1;）。另一个区别是该书将data分配给移位寄存器的MSB，但是您将其分配给LSB。

如果您正在使用体面的linting和综合工具，您可能会收到一堆代码警告。这会提醒您做出一些更改。

移位寄存器Verilog

2 个答案: