Question

我正在为我的VHDL IP编写一个systemverilog封面组。我的计划是编写一个单独的SV代码，我假设我可以访问我的VHDL ip的内部信号。之后，我将进行绑定，以便模拟器在VHDL中自动实例化SV段代码。如果我错了，请纠正我。我之前从未使用过绑定。

在我开始之前，我试图看看绑定是如何工作的，并编写了一个小程序来测试它。这是......

test_bind.sv

module test_bind(input clk, input enable);
   initial @(posedge clk) $display("binding worked!!");
endmodule
bind my_vhdl_module test_bind instance_test_bind(clk, enable);

现在，当我尝试编译它时，我收到以下错误：

  Following verilog source has syntax error :
  "test_bind.sv", 5: token is 'test_bind'
   bind my_vhdl_module test_bind instance_test_bind(clk, enable);
                                ^

my_vhdl_module是简单的vhdl src代码。我也尝试使用my_vhdl_module的一个非常简单的verilg对应但是得到了同样的错误。我感觉很愚蠢，因为它看起来像一个简单的bug，但我还是想不通。对此的任何评论都会非常有用。

Answer 1

您进入SystemVerilog有多远？如果您使用的是VHDL，可以查看OSVVM：http://www.osvvm.org和http://www.synthworks.com/blog/osvvm/

绑定systemverilog覆盖组与vhdl模块

1 个答案: