在verilog中更改64位浮点数的符号？

Question

所以我在Verilog中使用64位浮点数进行合成，理想情况下我想做-A * B，其中A和B是两个数字。我已经过去了A * B，所以如果我只是将第一位0的值更改为1或1更改为0以使其代表-A * B，那么现在没关系。

有点像，

A [0] =〜A [0];

提前感谢任何建议。

Answer 1

是的！这就是它的全部内容。

请注意，否定0会给您-0。 （它们是不同的浮点位模式。）这对您来说是否重要取决于您的应用程序。