Fpga中的64位乘数

时间:2017-01-03 12:21:25

标签: verilog fpga

我使用四部分分割技术编写了64位乘法器的代码。使用的设备是顶点6.该代码包含4个16 * 16乘法器和6个17 * 17有符号乘法器。总共10个乘数。但是综合后的总结告诉我已经使用了16个DSP切片,我必须将其限制为10.有人可以帮我展示如何减少这里使用的DSP切片的数量。以下是我的代码。

.menu
{
z-index:9999;
position:relative
}

1 个答案:

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您的代码将使用比部分产品更多的DSP块,因为您在总结部分产品以及乘法方面有广泛的补充。您可以使用级联DSP模块更有效地创建宽乘法器,如Xilinx UG389,第28页和第29页中所述。

虽然这描述了Spartan器件中的35x35乘法器,但是相同的技术可以应用于其他器件中更宽的乘法器。最终的设计应该只为每个部分产品使用一个DSP模块。